堆叠纳米片全环绕栅(GAA)晶体管具有极佳的栅控特性、更高的驱动性能以及更多的电路设计灵活性,是主流集成电路制造继FinFET之后的核心晶体管结构。目前,三星电子(Samsung)、台积电(TSMC)与英特尔(Intel)等半导体巨头已经或者即将在3纳米及以下技术节点采用该器件进行工艺量产。然而,目前报道的堆叠纳米片GAA器件存在沟道界面态较大,难以实现理想亚阈值开关的难题,一个关键原因是新引入的GeSi/Si超晶格叠层在材料界面处,易受到集成热预算的影响产生Ge原子的扩散与再分布,导致纳米片沟道释放后在表面存在微量Ge原子残留,引起额外界面缺陷及载流子导电性能降低。

针对这一挑战,微电子所集成电路先导工艺研发团队提出了一种与GAA晶体管纳米片沟道释放工艺完全兼容的低温臭氧准原子级处理(Quasi-Atomic Layer Etching, qALE)技术。该技术在纳米片沟道释放后,通过极薄厚度的臭氧自限制氧化与腐蚀反应,实现了对纳米片沟道表面残留的Ge原子精准去除,避免对内层Si沟道的损伤。研制的CMOS器件特性表明,采用低温qALE处理后,纳米片沟道的界面态密度降低两个数量级,晶体管亚阈值开关摆幅优化到 60.3 mV/dec,几乎接近器件热力学理论极限(60mV/dec),漏电流(I_off)降低了66.7%,同时,由于处理后沟道表面电荷引起的载流子散射明显降低,晶体管开态电流(I_on)也提升超过20%。该研究工作为制备高性能的堆叠纳米片 GAA 器件提供了一种高效及低成本的技术路径。

基于本研究成果的论文 “Record 60.3 mV/dec Subthreshold Swing and >20% Performance Enhancement in Gate-All-Around Nanosheet CMOS Devices using O3-based Quasi-Atomic Layer Etching Treatment Technique”(doi:10.1109/LED.2024.3524259)近期发表在 IEEE Electron Device Letters上,并成功入选成为该期刊的封面论文(图3)。微电子所研究生蒋任婕和桑冠荞为该论文的第一作者,张青竹研究员和殷华湘研究员为共同通讯作者。该项研究得到了中国科学院战略性先导专项(A 类)和国家自然科学基金的支持。

论文链接:https://ieeexplore.ieee.org/abstract/document/10818672

图1 低温臭氧准原子级腐蚀(qALE)技术和GAA晶体管沟道形貌

图2 沟道qALE处理的GAA CMOS晶体管电学特性

图3 论文入选IEEE EDL期刊封面