2018年5月29日，IMEC宣布制造了全球最小的SRAM芯片，面积缩小了24%，可适用于未来的5nm工艺。这是今年以来在5nm节点上缓存的最先进技术。　　　　

　　需要指出的是，本设计设计虽然适用于5-nm SRAM，但不适合逻辑单元，因为该SRAM需要3个晶体管，才能提供单个FinFET的性能，显然面积比较大且能耗较高。　　

　　图1、IMEC通过形成栅极制造SGT SRAM单元　　

　　随着制程迈向5nm甚至3nm，半导体工艺复杂性剧增导致高密度SRAM在先进技术节点处的缩小变得更为有限。为减少面积和能耗，STT-MRAM已成为替代基于SRAM的最后一级高速缓存存储器的有希望的候选者。STT-MRAM器件的核心元件是磁隧道结，其中薄介电层夹在磁固定层和磁自由层之间。通过利用注入磁隧道结的电流切换自由磁层的磁化来执行存储单元的写入。　　

　　2018年12月3日，2018年IEEE国际电子器件会议（IEDM）上Imec展示了在5nm技术节点上引入STT-MRAM作为最后一级缓存的可行性。　　

　　Imec在会议上展示了在5nm节点上SRAM和STT-MRAM之间功率性能的比较。该分析基于设计技术协同优化和硅验证模型，结果显示STT-MRAM满足高性能计算领域对5nm缓存存储器的性能要求。　

　　与合作伙伴如GlobalFoundries、华为、美光、高通、索尼半导体解决方案、台积电和西部数据合作，Imec通过两步骤分析5nm技术节点上为高性能计算领域引入STT-MRAM的可行性。　

　　在第一步中，执行设计技术协同优化（DTCO）以定义5nm节点处的STT-MRAM单元的要求和规范。 Imec确认高性能2 *垂直平面（CPP）STT-MRAM位单元（MRAM间距是45nm接触栅极间距（CPP）的两倍）是5nm最后级缓存的首选解决方案，采用193浸入式单图案光刻技术，降低了技术成本。 DTCO还揭示了实现磁隧道结的高开关速度所需的电流密度的要求。对于3.8至5.4mA / cm2的目标电流密度，需要3.1至4.7Ωμm2的电阻面积。　　

　　图2、SRAM和STT-MRAM能量曲线比较

　　在第二步中，在300mm Si晶片上制造高性能STT-MRAM单元，并通过实验测量磁隧道结的特性。然后将这些Si验证数据用于5nm节点处的高性能计算域的SRAM和STT-MRAM在最后一级高速缓存设计的模型中进行比较。在本步骤中，IMEC对经过硅验证的pMTJ紧凑模型进行了设计分析，该模型与5nm节点兼容，对于读写操作，pMTJ的标称访问延迟分别小于2.5ns且小于7.1ns。分析表明，STT-MRAM满足高性能计算中一级到三级缓存的众多要求，并且为读写访问提供了超过SRAM的显着能量增益。并且，STT-MRAM单元面积仅为SRAM的43.3％。

　　Imec指出：DTCO和Si验证模型首次让我们得出结论，MRAM与SRAM（即分别用于读写操作时超过0.4MB和5MB密度）相比，在高密度存储器上应用STT-MRAM能效更高，并且STT-MRAM的延迟足以满足高性能计算领域中最后一级缓存的要求，在100MHz时钟频率下运行。　　

　　对于大密度存储器，STT-MRAM相对于SRAM有显着的能量增益。无论读写不对称与否和在哪个应用领域，在5nm节点低于12M字节的高速缓存容量，STT-MRAM可行性更高、显得更胜一筹。