美国普渡大学和Sonrisa Research公司报告称其研究的4H多型碳化硅（SiC）垂直功率三栅金属氧化物半导体场效应晶体管（MOSFET）比沟道电阻显着降低，这种新型MOSFET集成了亚微米FinFET通道。

　　该团队表示，这种结构与晶圆减薄相结合，可以使导通电阻降低2倍以上，使晶圆集成器件数量增加了两倍，并且可以大大降低650V功率下SiC功率MOSFET的成本。

　　鳍状结构增加了载流区域的有效宽度，而不增加器件面积。降低导通电阻在使用反型层沟道的SiC器件中尤为重要，因为相对于硅，迁移率降低了10倍。

　　三栅极MOSFET的制造顺序概述：（a）注入p型基极和n +源极区域，（b）蚀刻沟槽，（c）沉积栅极氧化物和多晶硅栅极，（d）图案化多晶硅栅极，（e）形成ILD，（f）并用BHF浸入清除鳍片上的薄氧化物，形成欧姆接触并沉积顶部金属。

　　所使用的外延晶片由厚度为350μm的重掺杂n + 4H-SiC衬底，5.2μm的1.4x1016 / cm³ n型漂移层和1.6μm的1.0x1017 / cm³ n型结FET层组成。再形成2μm深，5μm宽的逆行p型基极区和1.3μm深，4μm宽的n+源区。p型基极区域形成为相隔4.5μm的条纹。沟道深0.8μm，宽0.5μm，间距为0.5μm。蚀刻的表面在1500°C和15kPa压力下通过氢等离子体蚀刻而变得光滑。

　　栅极叠层由低压化学气相沉积（LPCVD）多晶硅形成的47nm绝缘体层和多晶硅栅电极组成。在电极沉积之前，将氧化的多晶硅绝缘体在1175℃的一氧化氮中进行热退火。栅电极被图案化为7.5μm宽的条纹，以允许在2μm宽的间隙中进入源极区域。

　　进一步沉积热氧化的多晶硅作为厚的层间电介质（ILD）。用缓冲氢氟酸（BHF）浸液清除源区中鳍片的顶部的绝缘材料。最终的器件针对650V阻断，通过浮动场环边缘端接实现。在706V下发生雪崩击穿，并且栅氧化物在~9MV/cm电场下破裂。

　　栅极阈值为0.5V，由于在鳍片的相对侧上明显存在不平等执行的通道，亚阈值表现异常。这可能是由于注入过程中的阴影效应所致，可在晶圆相对于离子束的取向相同的情况下进行基极和源极注入来消除。

　　栅极通过在此处形成一个反向层来控制电流从源极流过p型区域。穿过p基极后，流量继续向下并通过漂移区到达漏极。这种结构使18V栅电位下的比导通电阻为2.19mΩ-cm²，而在同一晶片上的常规平面双注入MOSFET（DMOSFET）的比导通电阻为4.07mΩ-cm²。

　　研究小组估计，工业标准的晶圆减薄工艺可以将新晶体管的电阻降低到1.54mΩ-cm²，而传统的DMOSFET只有3.42mΩ-cm²。通过进一步的提取技术，研究人员计算出沟道的比导通电阻为0.67mΩ-cm²，而DMOSFET的比导通电阻为2.38mΩ-cm²。

　　这项工作还使上鳍片表面以及沟槽底部和侧壁的反向电子迁移率分别估计为21、13和10cm²/V-s。研究人员评论说：“显然，需要优化蚀刻侧壁的MOS特性，并且还有很大的改进空间。”

原文题目：