| 专利名称: | 40位带舍入功能的快速累加累减器电路实现结构 |
| 专利类别: | |
| 申请号: | 03155314.1 |
| 申请日期: | 2003-08-26 |
| 专利号: | CN1591824 |
| 第一发明人: | 李莺 陈杰 |
| 其它发明人: | |
| 国外申请日期: | |
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| 专利摘要: | 一种40位带舍入功能的快速累加累减器电路实现结构，包括一加法压缩模块用于将两个输入操作数中的高25位和一位舍入操作数压缩成两个25位操作数供加法器运算；一减法压缩模块用于将两个输入操作数中的高25位和一位舍入操作数压缩成两个25位操作数，供减法器运算；一加法运算模块用于将加法压缩模块输出的两个25位操作数累加；一减法运算模块用于将减法压缩器模块输出的两个25位操作数累减；一15位加法器用于将40位操作数中的低15位进行累加运算；一15位减法器用于将40位操作数中的低15位进行累减运算；一40位运算结果选择多选器，用于对分别由加法运算模块和减法运算模块输出的两个40位操作数进行选择作为最终结果送出。 |
| 其它备注: | |
科研产出