| 专利名称: | 超大规模集成电路设计中保持时间快速收敛的方法 |
| 专利类别: | |
| 申请号: | 200510052691.0 |
| 申请日期: | 2005-03-03 |
| 专利号: | CN1828865 |
| 第一发明人: | 蒋见花 刘海南 周玉梅 |
| 其它发明人: | |
| 国外申请日期: | |
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| 专利证书号: | |
| 专利摘要: | 本发明涉及超大规模集成电路设计技术领域，特别是后端设计中使 保持时间快速收敛的设计方法。这种快速收敛的方法减少了后端设计中 修复建立时间和hold time violations的迭代次数，大大缩短了设计周期， 提高了设计效率。主要是三个步骤，首先确定易受影响的路径，对这些 路径的所有cell进行fixed属性的设置；第二，在需要进行hold time修 复的路径上插入恰当的延迟单元；第三，进行timing的验证和后续的布 线步骤。 |
| 其它备注: | |
科研产出