瑞士的IBM Research Europe和洛桑联邦理工学院（EPFL）共同开发了一种工艺，用于硅衬底上的混合III-V隧道场效应晶体管（TFET）和金属氧化物半导体场效应晶体管（MOSFET）制造。

　　与MOSFET的62mV/decade相比，使用带间隧穿而不是热电子发射使TFET能够实现低得多的亚阈值摆幅（SS），低至42mV/decade。低SS可实现更清晰的数字开关或更高的放大器增益。SS值表示亚阈值区域中漏极电流增加十分之一所需的栅极电势变化。

　　该团队使用了一种相对常规的晶体管形成工艺，该工艺用于MOSFET和TFET的制造。TFET的横向而非垂直结构为器件缩放提供了潜力。

　　该器件具有砷化铟镓通道和砷化铟镓（InGaAs）或砷化镓锑（GaAsSb）的源漏区。在源极-漏极材料中掺杂相反的多数载流子类型，即可实现TFET p-i-n结构，而栅极则控制着带间隧穿的势垒宽度。在MOSFET中，栅极控制热电子发射速率。

　　混合工艺的特点是更换金属栅极（RMG）和自对准凸起的源漏（RSD）触点模块。基础材料由10nm / 20nm InGaAs / InP层组成，这些层使用直接晶圆键合转移到4英寸硅（100）上，从而导致与下层硅的掩埋氧化物（BOX）界面。InGaAs与InP晶格匹配，铟含量为53％。

　　最初的制造步骤包括干法刻蚀器件隔离层和鳍片，其厚度可薄至20nm。MOSFET的欧姆源极-漏极触点由n-InGaAs组成。TFET具有n-InGaAs漏极和p-GaAsSb源极。锡（Sn）用于n-inGaAs掺杂，而锌（Zn）提供p-GaAsSb。晶格匹配的GaAsSb由50％的As和50％的Sb组成。

　　栅极堆叠由氧化铝和二氧化铪的高k介电层以及金属的氮化钛和钨（W）组成。电介质具有1nm的等效氧化物厚度（EOT）。将器件封装在层间电介质（ILD）中，并蚀刻通孔，并为触点填充W。

　　30nm栅长的TFET在300mV漏偏压（VDS）条件下，实现了49mV/decade的最小SS。当VDS为50mV时，电压降到42mV/decade。MOSFET在漏极偏压和漏极偏压条件下均获得了约62mV/decade的SS，接近理论极限59.5mV/decade。

　　低偏置条件下的电流在高栅极电势下下降，这可能是由于栅极重叠很小或隧道结附近的有效掺杂浓度较低所致。

　　这些晶体管还表现出高的跨导/漏极电流峰值（gm/ID）比：TFET为50/V，而MOSFET接近39/V 300K极限。将栅极减小到25nm只会使SS稍微增加到43mV/decade。

　　低温测量发现，温度较低时，TFET的SS降低，在4K时达到10mV/decade。低温研究还发现，陷阱辅助隧穿在较低温度下非常重要，这表明去除这些陷阱可以进一步改善SS性能。该器件还具有较短的栅极长度和在SS区域内低于60mV/十倍（I60）的合理峰值漏极电流。