首届国际先进光刻技术研讨会胜利闭幕

　　参会嘉宾合影

　　2017年10月13日下午，首届国际先进光刻技术研讨会胜利闭幕，本次会议为期两天，由集成电路产业技术创新战略联盟主办，中国科学院微电子研究所承办，中芯国际(SMIC)、长江存储(YMTC)、华虹集团、Mentor、ASML、KLA Tencor、南大光电(Nata)、上海微电子装备(集团)股份有限公司(SMEE)、Synopsys、Toppan、JSR、东方晶源、沈阳芯源赞助。会议共有200余人参会，分别来自中国、美国、德国、日本等世界各地众多名企、厂商、科研机构、高校等。

　　会议开始，大会主席、集成电路产业技术创新战略联盟理事长、科技部原副部长曹健林，国家外专局原局长马俊如，科技部重大专项办副巡视员、02专项实施管理办公室副主任邱钢先后为大会致开幕词，大会副主席、中科院微电子研究所所长叶甜春就当前行业趋势做了分析报告，大会秘书长、中科院微电子研究所计算光刻研发中心主任韦亚一研究员主持开幕式。按照大会安排，在这两天的时间里，来自Intel、IBM、Qualcomm(高通)、AMD、ASML、SMIC等公司的特邀嘉宾分别就拟定的主题做了特邀报告，深入分析了光刻领域先进节点最新的技术手段和解决方案，内容丰富，包含7nm及以下节点的计算光刻技术、SMO、DTCO、EUV、DSA、Design rules、光刻设备、材料等。会后，参会嘉宾进行合影留念。

　　会议开始，大会主席、集成电路产业技术创新战略联盟理事长、科技部原副部长曹健林致开幕词

　　国家外专局原局长马俊如致开幕词

　　科技部重大专项办副巡视员、02专项实施管理办公室副主任邱钢致开幕词

　　大会副主席、中科院微电子研究所所长叶甜春就当前行业趋势做分析报告

　　大会秘书长、中科院微电子研究所计算光刻研发中心主任韦亚一研究员主持开幕式

　　来自IBM的Takashi Hisada（左上）介绍应用于识别计算的新兴硬件技术，在大数据时代大量的非结构数据变得越来越重要，基于机器学习的器件重构值得期待。报告中介绍了神经形态器件，同时先进的三维封装技术和采用递归神经网络算法的硬件具有降低互连密度的潜能。

　　来自ASML的Jan Mulkens（右上）首先介绍了套刻误差的改善方案，然后介绍了用于优化曝光系统菜单的最新量测技术及计算控制方法。相比于逻辑器件，3D NAND面临的光刻挑战主要源自于晶圆中的多层结构。最后，为了满足套刻误差和焦深控制，报告介绍了解决晶圆翘曲及晶圆量测所面临问题的解决方案。

　　来自Mentor的Steffen Schulze（左下）介绍了工业界对集成电路进行面积缩减的趋势——通过结合特征尺寸缩减，器件和设计结构的创新等方法。EUV光刻技术的应用为图形化带来新的机遇和挑战。计算光刻技术使得进一步的尺寸缩减成为可能。最后为延续摩尔定律，报告介绍了技术需求，重要的EDA解决方案及发展趋势。

　　来自AMD的Jason Cain（右下）报告中提出一种可以识别归类设计规则之外图形的方法。随着器件尺寸的缩小，在先进的节点下不能仅仅依赖于开发一套工艺和设计规则就可以满足性能的需求，设计和工艺协同优化（DTCO）可以权衡设计和工艺的各种因素，从而而得到最佳的解决方案。

　　来自Qualcomm的Da Yang（左上）的报告指出在半导体工艺技术的发展在追随摩尔定律的同时，保证功耗、性能、面积、成本继续平衡变得越来越困难。工业界通过严格的DTCO技术提出了193i光刻下合理的解决方案，然而这增加了工艺的成本和设计复杂度。EUV将提供进一步缩小周期的可能性，对于5nm及以下节点，虽然物理设计思路是明确的，但器件的创新和新的互联材料的发展仍然是工艺的瓶颈。传统的DTCO多受限于物理设计、器件、图形优化等各自单独的领域。未来的发展趋势将需要设计、工艺、材料和设备等各个领域的广泛合作，以战胜技术挑战，追随摩尔定律。

　　来自HXT的Ying Li（右上）报告中指出，从10nm节点开始，设计一个高端服务器的处理器需要着重考虑性能、成本和良率的影响。同时报告分享了有利于光刻工艺的集成电路物理设计流程。

　　来自Synopsys的Srinivas Raghvendra（左下）的报告介绍了Synopsys的一系列仿真工具，将传统的DTCO（设计与工艺协同优化）中的仿真技术进一步精确化和严格化。在设计端能够产生更优化的设计规则，在制造端，则将仿真范围从简单的测试图形扩大到整个标准单元，从而得到更优良的光刻性能，最后展示了一些实际结果。

　　来自ASML Brion的Stephen Hsu（右下）介绍了基于传统的光源掩模协同优化（SMO）流程，报告中提出了一种用于先进节点逻辑器件和存储器件的SMO流程，该流程能够为优化光源和掩模提供最大的灵活度。SMO与生俱来的优点是能够提供用于SRAF放置的模型。SMO应用领域不再局限于优化光源和掩模，还包括了波前和目标图形优化。同时模拟了光刻胶效应的影响。随着EUV进入量产阶段，SMO面临了许多挑战，如CRAO(chief-ray-angle-at-object)导致的吸收阴影效应、M3D模型的进一步优化等。最大的挑战是考虑随机图形放置误差情况下的PW/MEEF/PV-Band的平衡。针对这一问题，提出了随机边缘放置误差的概念(SEPE)。SEPE和空间像的斜率有关，因此在EUV光瞳优化中需要着重考虑对比度的影响。目前，SMO已经成为一个应用于先进逻辑和存储器节点技术研发的平台，不仅定义了光源形状，同时研究了可能图形解决方案，提供了未来设计的方向以及图形微缩的路线。

　　来自SMIC的Ken Wu（左上）的报告介绍了光源掩膜协同优化(SMO)的理论和应用、EUV仿真进展。报告中指出随着我国半导体制造来到14nm节点，光刻面临着越来越多的挑战，光源掩膜协同优化(Source Mask Co-Optimization, SMO)已成必然。在研究了大多数类别的光刻图形之后，认为在多数情况下光学对比度和角度是曝光容忍度(Exposure Latitude, EL)、焦深(Depth of Focus, DOF)、掩膜误差因子(Mask Error Factor)等参数优良与否的关键。在特定情况下，最佳工艺窗口或许与最佳光学对比度没有关系。因此，为了达到线宽和聚焦深度的要求，需要平衡图像对比度，并避免曝光设置具有相关性，从而也使得OPC更加简单。

　　来自Mentor的Gandharv Bhatara（右上）的报告介绍了Mentor设计的EDA工具，从设计到制造的整个流程。内容涉及降低设计风险，发掘制造潜力，快速识别和解决光刻版图相关的问题，进而降低制造成本和缩短产品递交周期。

　　来自Intel的Wang Yueh （左下）为大家介绍了亚10nm节点中光刻材料的最新进展及面临的问题，同时介绍了EUV光刻技术从研究到应用阶段中面临的问题：光刻机，掩模，光刻胶。报告中着重介绍了EUV光刻胶面临的基础性问题，包括分辨率，LWR和敏感度，特别是关键尺寸进入到个位数纳米的时代，光刻胶仍将面临巨大挑战。

　　来自JSR的Toru KIMURA（右下）做了精彩的报告。随着半导体工艺步入7nm及以下节点，器件的制造需要进一步扩展193nm浸没式光刻技术，甚至引入13.5nm EUV光刻技术，目前，193nm浸没式光刻需要进一步改善工艺窗口和缺陷度。JSR正在研发用于碳硬掩模及硅材料表面旋涂的多层膜旋涂技术，有利于改进工艺窗口，同时报道了EUV光刻胶在敏感度和线宽粗糙度方面的进展。

　　来自Toppan的Shinji Kunitani（左上）报道了光学掩模和EUV掩模的最新进展：Toppan公司去年引入了先进的EB writer；完成了用于10nm的掩模制造工艺；当前正在研发应用于7nm/5nm的最新技术。

　　来自KLA-Tencor的Neeraj Khanna（右上）指出传统光刻工艺窗口研究以焦深和曝光剂量为核心。然而，对于14nm以下设计节点，工程师们必须对高度复杂工艺中，新的系统缺陷进行更广泛的参数集评估。

　　来自IBM的Kafai Lai（左下）报告中指出，光刻技术是支撑半导体器件尺寸沿着摩尔定律缩小的保障，在光刻技术中，诸多超越衍射极限的技术使得半导体技术节点从1um发展到今天的5nm。这些技术涵盖了物理（波长，数值孔径），计算（OPC,SMO），和材料（DSA）方面的创新。然而，器件结构的偏差和电学性能的偏差正在侵蚀光刻分辨率提高所带来器件性能的提升。因此，未来的光刻技术仍然需要克服这些偏差。在本报告中，我们给出了光刻技术及相关的设计、工艺的一个全局性视角。我们在浅析在冯·诺依曼和非冯·诺依曼计算架构下的偏差问题。

　　来自复旦大学的邓海（右下）介绍了定向自组装(DSA)图形技术，它将在7nm和更远的范围内得到应用。多年来，IBM和IMEC等对传统的DSA材料，如PS-b-PMMA，进行广泛地研究。然而，除了缺陷问题，10nm的最大分辨率限制了它的潜力。高x共聚物是目前最具前景的DSA材料，其分辨率超过7nm。然而，据报道，退火时间太长以至于无法应用到半导体工艺，要在2min内获得完整的组装光刻图形是非常困难的。报告中提出了新的高x DSA共聚物，用于100℃以下的快速组装。通过SAXs、TEM和SEM，并且证明了这种新的DSA系统在80℃退火1min后，达到了4.4 nm或更低的分辨率。

　　来自HLMC的陈力钧（左上）的报告主要展示了把缝合技术应用于CMOS图像传感器的系统性研究实验。缝合技术的主要难点和解决方案包括缝合方案的建立，优化芯片版图，建立设计规则，优化版图设计和设备监控等。实验中的传感器基于0.55um COMS工艺和缝合技术进行设计和制造。最终，实验在12寸晶圆上制造出的CMOS图像传感器面积为28.3mm×38.8mm，拥有4200万像素。同时，为验证传感器的性能与可靠性，在12寸晶圆上最大可以制造出尺寸为203mm(v.)×179mm(h.)的传感器，拥有大约18亿个像素。

　　来自于TEL的 Kenjiro Nawa （右上）的报告报道了一种基于自限制、自对准和自导向的原子级等离子体工艺。ALE和ALD应用于亚10nm节点下的共行及可靠性制造以及高深宽比的情况。这类工艺不仅完善了现有的工艺流程同时有利于新型的集成方案。该集成方案能够能持续改进新型器件的性能、成本和良率。

　　来自Cymer的Will Conly（左下）的报告指出，为了满足当前技术节点产量和器件性能的需求，光刻技术已经在CD控制和套刻工艺能力方面有了很大的提高。光源制造厂商的目标是进一步提高性能，减小参数变化对产品的影响，在这个报告中，Cymer提供了一种确定带宽变化对CD，曝光剂量，焦面位置的影响的方法，基于这个方法建立的动态模型，对于更好的理解带宽变化对SMO和OPC模型的精度的影响，具有很大的帮助。

　　来自Gigaphtoton的Akiyoshi Suzuki（右下）的报告介绍了Gigaphoton用于大规模生产的高输出能量LPP-EUV光源的发展现状，Gigaphoton已经进入了用于大规模生产的EUV光源开发阶段，基于已有的实验结果和理论分析，他们已经明确了保证输出能量在250W及以上的各个参数之间的关系。目前，他们的第一代用于大规模生产的EUV光源正在建设当中，虽然尚未完成，但是已有的结果表明，这个光源的输出能量可以达到100W的级别。

　　会议提问环节

　　会议现场